GB/T 43536.2-2023 三维集成电路第2部分：微间距叠层芯片的校准要求

显示全部楼层 · 发表于 2024-3-20 23:20:23

本文件规定了在芯片键合过程中使用多个叠层集成电路之间初始校准和校准保持的要求。定义了校准标记和操作步骤。
本文件只适用于使用电耦合方法进行的芯片间校准。

标准编号：GB/T 43536.2-2023
标准名称：三维集成电路第2部分：微间距叠层芯片的校准要求
英文名称：Three dimensional integrated circuits—Part 2:Alignment of stacked dies having fine pitch interconnect
发布部门：国家市场监督管理总局国家标准化管理委员会
发布日期：2023-12-28
实施日期：2024-04-01
标准状态：现行/即将实施
起草单位：中国电子技术标准化研究院、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、青岛智腾微电子有限公司、珠海越亚半导体股份有限公司
起草人员：汤朔、李锟、肖克来提、吴道伟、刘欣、陈先明
文件大小：1.17MB
文件格式：PDF
文件页数：13页

标准全文下载：

GBT 43536.2-2023.pdf (1.17 MB)

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GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求

GB/T 43536.2-2023 三维集成电路第2部分：微间距叠层芯片的校准要求